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超越扁平网表：用于时序电路可扩展分析的分层图表示学习

文章背景与核心概要

电路表示学习（CRL）作为一种新兴范式，正广泛用于指导和优化电子设计自动化（EDA）任务。然而，其实际应用长期受限于两大挑战：工业级网表庞大的规模，以及传统模型无法显式捕捉寄存器级的时序动态。

为了突破这些技术瓶颈，作者引入了全新的一阶分层框架 DeepSeq3，专为时序电路设计。DeepSeq3 改变了以往依赖扁平网表的做法，将电路抽象为双层表示：1. 由触发器（FFs）分割的细粒度组合子图；2. 对整体寄存器传输结构进行建模的高级超节点图（Super-Node Graph, SNG）。

该框架采用双图神经网络（GNN）架构，能够同时学习两个层级的表征，从而兼顾局部布尔逻辑与全局状态转换。此外，该方法还利用了一种以状态为中心的预训练方案，通过预测触发器状态之间的可达性，赋予模型对时序行为的深层理解。在大规模基准测试上的实验表明，DeepSeq3 展现出卓越的可扩展性与更丰富的结构表示能力，在严格保证正确性的同时，将有界模型检验（BMC）的求解时间缩短了 18%。

Abstract / 摘要

电路表示学习（CRL）为指导和优化核心电子设计自动化（EDA）任务提供了一种强大的范式，但其实际应用却受到工业网表巨大规模以及无法显式建模寄存器级时序动态的阻碍。为了克服这些障碍，我们引入了 DeepSeq3，这是一个新颖的分层框架，它将电路抽象为两级表示：由触发器（FFs）划分的细粒度组合子图，以及对寄存器传输结构建模的高级超节点图（SNG）。双图神经网络（GNN）架构在两个层级学习表示，捕捉局部布尔逻辑和全局状态转换。至关重要的是，我们引入了一种以状态为中心的预训练方案，预测 FF 状态之间的可达性，赋予模型对时序行为的深刻理解。在大规模基准测试上得到验证，DeepSeq3 的方法产生了卓越的可扩展性和更丰富的表示，在保证正确性的同时将有界模型检查（BMC）求解时间减少了 18%。

Circuit Representation Learning (CRL) offers a powerful paradigm to guide and optimize core Electronic Design Automation (EDA) tasks, but its practical adoption is hindered by the immense scale of industrial netlists and a failure to explicitly model register-level temporal dynamics. To overcome these barriers, we introduce DeepSeq3, a novel hierarchical framework that abstracts circuits into a two-level representation: fine-grained combinational subgraphs partitioned by flip-flops (FFs), and a high-level Super-Node Graph (SNG) that models the register-transfer structure. A dual Graph Neural Network (GNN) architecture learns representations at both levels, capturing local Boolean logic and global state transitions. Crucially, we introduce a state-centric pre-training scheme that predicts the reachability between FF states, endowing the model with a deep understanding of temporal behavior. Demonstrated on large-scale benchmarks, DeepSeq3's approach yields superior scalability and richer representations, reducing bounded model checking (BMC) solving time by 18% while guaranteeing correctness.

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